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FIFO_8_8
- FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）-FIFO FIFO queue, a cache, or a pipeline, equipment, Interface (Verilog HDL program, containing a note)
PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
mips
- 在maxplus上实现了一个5级流水线的mips cpu，含cache-In maxplus to achieve a 5-stage pipeline of the mips cpu, with cache
5_lined_cpu
- 简单5级流水线CPU的verilog逻辑设计-Simple line 5 of the CPU logic design verilog
DLXwhitcache
- 一个DLX流水线CPU的实现 附带一个两级cache的存储层次实现-DLX pipeline a CPU attached to the realization of a two-tier level of cache memory to achieve
PipelineCPU
- 用Verilog实现一个简单的流水线CPU，并运行一个Quicksort程序。这是Berkley，eecs系的计算机系统结构课程实验的实验三。-This file is written in Verilog to achieve a simple pipeline CPU, which can run a Quicksort program.
MPEG4-ASP
- 硕士毕业论文《MPEG4-ASP视频编码器算法设计 及DSP实现》：研究和实现了MPEG4-ASP视频编码标准的关键算法——运动估计和全局运动估计，掌握了视频压缩编码的核心技术以及在通用DSP平台上实现视频编码器的技术要点并实现了编码器的原型，为MPEG4-ASP编码在嵌入式领域的实际应用和开发奠定了基础。 -In chapter one and two, we mainly introduce the basic principle of video compression and t
CPUwithout-cache
- 5级流水无cache,CPU实验，是学习VHDL的好资料，对于了解CPU很有帮助！-5-stage pipeline without cache, CPU test, is learning VHDL good information, very helpful for understanding the CPU!
fota.tar
- 基于android2.2的fota功能。 升 级 整 个 流 程 概 述 : 从 用 户 点 击 APK , 然 后 上 层 将 命 令 写 入 recovery/command,然后 kernel 检测到信号重启,将开机原因写入共享内存, 开机进入 appboot 检测到 arm9 传递过来的开机原因,然后进入 recovery 模式, 执行 sbin/recovery。进入 install_package 函数,然后建立管道执行升级包解 析出来的脚本, cache 分
3Dtuxingxuanranyinqinshejiyushixian
- 本文通过对三维图形引擎流水线的研究，建立了一个简单的图形渲染引擎以满足对案件现场重建的需要。研究的主要内容包括下面几点： 1)3D引擎中的数学运算。 2)3D引擎中的基本3D流水线。 物体数据或渲染列表中多边形数据在流水线中各个坐标系之间的转换。 3)光照和着色处理 研究四种光源类型：点光源、定点光源、聚光灯和环境光源，两种着色模式： 恒定着色和Gottraud着色。 4)纹理映射 插值计算纹理坐标和一维空间采样。 5)Z缓存 -Based on the
CPU-
- 五级流水线CPU实现（带Hazard），还没来得及实现Cache求高人指教-pipeline CPU with Hazard
D_cache
- 数据缓存的模块设计，连接流水线mem模块。(The module of data cache is designed to connect the pipeline MEM module.)
ctn
- We can get more than 30 characteristics of CPU such as CPU cache size, pipeline number and so on.