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  1. SDH

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  2. SDH开销的接收处理,要求: 1, A1和A2字节为帧头指示字节,A1为“11110110”,A2为“00101000”,连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机,从连续传输的SDH字节流中找出帧头。 2, E2字节为勤务话通道开销,用于公务联络语音通道,其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中,提取E2字节,并按照64K速率分别串行输出E2码流及时钟,其中64K时钟要求基本均匀。(输出端口包括串行数据和64K串行时钟)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.59kb
    • 提供者:刘镇宇
  1. ask100

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  2. 时钟同步模块:通过时钟同步模块,将模拟前端提取的时钟信号和数据进行同步,使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-end data can be read correctly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.06kb
    • 提供者:Jim Chen
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