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jcq
- max+plusII下的各种功能的计数器vhd-under the various functions of the counter vhd
count16
- count16.vhd 16位BCD计数器VHDL源程序-count16.vhd 16 BCD counter VHDL source
iic_vhdl
- iic总线控制器VHDL实现 -- VHDL Source Files: i2c.vhd -- top level file i2c_control.vhd -- control function for the I2C master/slave shift.vhd -- shift register uc_interface.vhd -- uC interface function for an 8-bit 68000-like uC u
pinluji.rar
- 四位十进制频率计设计 包含测频控制器（TESTCTL），4位锁存器(REG4B)，十进制计数器（CNT10）的原程序(vhd)，波形文件(wmf ),包装后的元件(bsf)。顶层原理图文件（Block1.bdf）和波形。 ,Four decimal frequency meter measuring frequency controller design includes (TESTCTL), 4 bit latch (REG4B), decimal counter (CNT10) of t
11
- cnt6.bdf 六进制约翰逊计数器 counters.vhd 不同功能的简单计数器 count60.vhd 60进制计数器 count60.bdf 60进制计数器 counter_1024.vhd 8位二进制计数器 counter_1m.vhd 16位二进制计数器 counter.vhd N进制计数器-M Johnson cnt6.bdf six different functions counters.vhd counter simple counter count
vh2sc
- 将VHDL转换为C的软件 将VHDL转换为C的软件-VH2SC is a free basic VHDL to SystemC converter. The converter handles a small subset of Synthesisable VHDL 87/93 language constructs. The current version translates all VHDL IEEE types to sc_int/sc_uint/integers and boole
55_falsepath
- 地址计数器 请注意: 本例的各个源描述的编译顺序应该是: 55_falsepath.vhd 55_falsepath_stim.vhd-Address counter Please note: This case is described in various sources to compile the order should be: 55_falsepath.vhd 55_falsepath_stim.vhd
74LS160
- 源码，VHDL语言编写的74LS160计数器-Source code, VHDL language of the 74LS160 counter
counter.vhd__
- counter.vhd- counter.vhd
clock_divider
- clock divider for fpga in verilog and vhdl it contains counter.vhd clock1.v clock_divider.doc-clock divider for fpga in verilog and vhdl it contains counter.vhd clock1.v clock_divider.doc
freqtest_dec
- 用VHDL设计了一个频率计，给出了各模块的详细源码，并给出了注解，对初学者及课程设计有帮助。-VHD designed with a frequency counter, gives the details of each module source code, and gives notes on programs designed for beginners and helpful.
8-Bit-Up-Counter-With-Load
- 8位计数器与负荷 -----------------------8位计数器与负荷 -8-Bit Up Counter With Load 1------------------------------------------------------- 2-- Design Name : up_counter_load 3-- File Name : up_counter_load.vhd 4-- Function : Up counter
cnt10.vhd
- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。（如果改成六进制，应该如何修改程序） 计数器分为同步计数器和异步计数器两种，是典型的时序电路，分析计数器就能更好的了解时序电路的特性。所谓同步计数器，就是在时钟脉冲的控制下，构成计数器的各触发器同时发生变化的那一类计数器。异步计数器又称行波计数器，它的下一位计数器的输出作为上一位计数器的时钟信号，这样一级一级串接起来就构成了一个异步计数器。异步计数器与同步计数器不同之处就在于时钟脉冲的提供方式，但是，由于异步计数器采用行波计数，从
74ls160
- 这是一个使用vhdl语言编写的74LS160计数器，具有同步置位，异步清零的功能。-This is a use vhdl language 74LS160 counter with synchronous set, asynchronous clear function.
VHDL-for-Datapath
- MIPS CPU with Mulicycle Datapath. This is a custom RISC processor implemented to achieve the function of "lw, sw, add, sub, and, or, beq, j" Mem.vhd - memory buffer.vhd - buffer ALUcon.vhd - Alu controller pc.vhd - program counter REG - reg
Contador.vhd
- Counter of n-bits chosen by design
VHDL-NoteTabs-
- 利用实验数控分频器的设计硬件乐曲演奏电路,主系统由三个模块组成，顶层设计文件，其内部有三个功能模块，TONETABA.VHD,NOTETABS.VHD,和SPEAKERA.VHD, 在原设计的基础上，增加一个NOTETABS模块用于产生节拍控制（INDEX数据存留时间）和音阶选择信号，即在NOTETABS模块放置一个乐曲曲谱真值表，由一个计数器的计数值来控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。-Experimental NC
exp_cnt_xuehao365_7seg
- 计数器 数码管 3位十进制 exp_cnt_xuehao365_7seg.vhd为顶层文件-Counter digital tube three decimal exp_cnt_xuehao365_7seg. VHD for top level file
DAC_Load
- Load DAC by SPI protocol -- Unit provides serial load of DAC trough SPI 3-wire serial interface -- It sends 24-bit word, format of the word: -- 4-bit command: C3-C0, 4x don t care bits, 12-bit data: d11-d0, 4x don t care bits -- -- Serial i
VHD-L-QUARTUS--Counter
- 基于QUARTUS软件的VHDL语言开发，文件中含有VHDL语言设计的分频器，加法减法计数器，并生成有原理图，只要有QUARTUS软件即可仿真运行。-VHDL QUARTUS Counter