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搜索资源列表

  1. floating_point_adder

    1下载：
  2. 该代码描述了一个浮点加法器的功能，浮点格式采用IEEE标准-The code describes a floating-point adder function, the use of IEEE standard floating-point format

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-07
    • 文件大小：1372
    • 提供者：钟毓秀

  1. fpufiles

    0下载：
  2. floating point adder mul and sub in verilog code

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-03
    • 文件大小：19233
    • 提供者：khosro raja
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