CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 搜索资源 - ieee 745 veril

搜索资源列表

  1. floatadd

    0下载：
  2. 浮点数加法器的源代码,实现浮点数的加法功能，浮点数遵循的是IEEE745标准-floating_piont addition

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-28
    • 文件大小：11068
    • 提供者：张妮娜
搜珍网 www.dssz.com