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本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段
时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的
大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细
描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1；
Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim
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Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
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仔细讲解了如何在Modelsim中建立Altera的仿真库(Verilog HDL)，如何使用Modelsim建立工程以及代码调试中的注意事项。-Carefully explained how to create Altera simulation Modelsim library, how to use Modelsim to establish engineering and debugging the code in the note.
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Chapter2文件夹：（1）Quartus II 8.0软件实例讲解：1位加法器实验，完整的设计工程文件在Chapter2/adder文件夹下（2)ModelSim SE 6.0软件实例讲解：十进制计数器实验，完整的设计工程文件在Chapter2/test_counter_10文件夹下
-Chapter2 folder: (1) the Quartus II 8.0 software examples to explain: an adder experiment, a complete
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（6）实验6：串口通讯实验，完整的设计工程文件在RS232文件夹下二、运行环境
程序在以下环境调试通过：
（1）Windows XP；
（2）Altera公司的Quartus II 8.0 for windows；
（3）Altera公司的Nios II 8.0 IDE for windows；
（4）Mentor公司的ModelSim SE 6.0；-(6) (2) Altera Corporation Quartus II 8.0 for windows Exp
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