ram vhdl module for modelsim and vhdl design

这两个examples 的源码是modelsim 自带教程里面最重要的两个！但是其中一个（memory）在大多是安装文件目录下没有，但是又很有用，我找了好久才找到,PDF上说这几个文件在：<modelsim安装目录>\examples\memory\verilog下:dp_syn_ram.v,ram_tb.v,sp_syn_ram.v 但是找过的人都知道，一般的版本下面都没有这个源码。我分享一下，方便大家查找！-These two examples of the source is