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搜索资源列表

  1. s2p.rar

    3下载:
  2. 串并转换功能,采用VERILOG语言编写,包括测试文件,与大家分享,供大家参考,SERDES function, the use of language VERILOG, including the test documents to share with you, for your information
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-28
    • 文件大小:741byte
    • 提供者:wangdali
  1. RX

    0下载:
  2. 1路视频光端机的接收端,VHDL源码,使用全FPGA芯片的硬件,内建解帧、时钟、DESERDES-PDH a video of the receiving end, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:102.47kb
    • 提供者:tr
  1. TX

    0下载:
  2. 1路视频光端机的发射端,VHDL源码,使用全FPGA芯片的硬件,内建成帧、时钟、SERDES-The launch of a video PDH client, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:101.16kb
    • 提供者:tr
  1. elecfans.comMPSK

    0下载:
  2. 用VHDL实现的基带信号进行MPSK调制 及串并转换-Achieved using VHDL baseband MPSK signal modulation and SERDES
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.31kb
    • 提供者:王黎波
  1. readme_vhd

    0下载:
  2. VHDL串并转换源程序,可以实现信号在串行和并行间的转换。-SERDES VHDL source code, you can achieve signal at between serial and parallel conversion.
  3. 所属分类:MPI

    • 发布日期:2017-04-11
    • 文件大小:802byte
    • 提供者:kimli
  1. LVDS_Serdes_list_FPGA1

    2下载:
  2. FPGA之间的LVDS传输,采用serdes接口,传输速率达到400m-LVDS transmission between the FPGA using serdes interface, transfer rate up to 400m
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-02
    • 文件大小:13.67mb
    • 提供者:linpingping
  1. CPLD_USB

    0下载:
  2. :CPLD 可编程技术具有功能集成度高、设计灵活、开发周期短、成本低等特 点。介绍基于ATMEL 公司的CPLD 芯片ATF1508AS 设计的串并转换和高速 USB 及其在高速高精度数据采集系统中的应用-: CPLD programmable technology with a high degree of functional integration, design flexibility, short development cycle, and low cost. ATMEL-b
  3. 所属分类:USB develop

    • 发布日期:2017-03-30
    • 文件大小:181.6kb
    • 提供者:简单
  1. MAIN_TX_V10

    1下载:
  2. 8路视频光端机的VHDL源码,此硬件使用以太网的SERDES 借用TBI接口传输PCM视频信号。-8-channel video PDH in VHDL source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:283.99kb
    • 提供者:tr
  1. MAIN_RX_V10

    1下载:
  2. 8路视频光端机 接收侧 VHDL源码,使用了千兆以太网SERDES芯片,基于TBI接口的PCM视频传输。-8-Channel Video Optical Receiver side of VHDL source code, using the Gigabit Ethernet SERDES chip, based on the TBI interface PCM video transmission.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.04mb
    • 提供者:tr
  1. F7-2VT-1DR

    3下载:
  2. 2路视频光端机的,VHDL源码,使用全FPGA芯片的硬件,内建成帧、时钟、SERDES-2-way video PDH' s, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
  3. 所属分类:VHDL编程

    • 发布日期:2013-09-15
    • 文件大小:451.16kb
    • 提供者:tr
  1. Multi_Gigabit_transceiver

    0下载:
  2. A Multi-Gigabit Transceiver (MGT) is a SerDes capable of operating at serial bit rates above 1 Gigabit/second. MGTs are used increasingly for data communications because they can run over longer distances, use fewer wires, and thus have lower costs t
  3. 所属分类:Communication

    • 发布日期:2017-03-28
    • 文件大小:456.04kb
    • 提供者:cidadeus
  1. SERDES

    2下载:
  2. 基于Verilog的串并转换器的设计与实现,采用两种不同的方案来实现串并和并串转换的功能,并用ISE软件仿真以及chipscope的调试-Verilog-based serial and parallel converter design and implementation of two different programs to achieve the string and and and string conversion functions, and use the ISE softwa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-28
    • 文件大小:767kb
    • 提供者:陈凯
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