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搜索资源列表

  1. adc

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  2. communication spi adc for spartan 3e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:4.19kb
    • 提供者:hung
  1. FPGA_SPI_FLASH

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  2. 本应用指南讲述 Spartan-3E 系列中的串行外设接口 (SPI) 配置模式。SPI 配置模式拓宽了 SpartanTM-3E 设计人员可以使用的配置解决方案。SPI Flash 存储器件引脚少、封装外形小而 且货源广泛。本指南讨论用 SPI Flash 存储器件配置 Spartan-3E FPGA 所需的连接,并且介绍 SPI 模式的配置流程。本指南还提供一种实用工具,用于在原型开发过程中对选定的 STMicroelectronics 和 Atmel SPI 器件进
  3. 所属分类:VHDL编程

    • 发布日期:2013-08-08
    • 文件大小:362.67kb
    • 提供者:xth
  1. ADC_AMP

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  2. VHDL code for ADC on Spartan 3E starter kit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.51kb
    • 提供者:vuu
  1. spartan3e_test

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  2. Drive for ADC-DAC POR FPGA SPARTAN 3E STARTER KIT
  3. 所属分类:Driver Develop

    • 发布日期:2017-04-06
    • 文件大小:1.98kb
    • 提供者:FPGA666
  1. ug230.pdf

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  2. The Spartan-3E Starter Kit board highlights the unique features of the Spartan-3E FPGA family and provides a convenient development board for embedded processing applications. The board highlights these features: • Spartan-3E FPGA specific fe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:5.58mb
    • 提供者:Akalu Lentiro
  1. DACtest

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  2. Spartan 3E - DAC- VHDL. It is a vhdl code for Xilinx Spartan 3E fpga to run ADC and AMP on the board via SPI interface.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:154.14kb
    • 提供者:psycho374
  1. ltc2614_spi_cosx32768

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  2. 基于xilinx spartan 3e 开发板的正弦波信号发生,通过fpga查找ROM正弦信号表,将数字信号通过spi接口写入开发板上的12位DA芯片ITC2614。通过DA转换产生正弦波。ROM深度为32768,表示一个正弦周期最多可以有32768个点。可以通过修改相位累积值和ROM表来设定输出正弦波的频率。程序本人编写和上板实测。-Sine wave signal occurred on xilinx spartan 3e development board fpga Find ROM si
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:1.44mb
    • 提供者:李华
  1. spi-dac-with-spartan-3e-fpga

    0下载:
  2. DAC details has been given for FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:561.82kb
    • 提供者:chandra
  1. SPI-Core_nguyen

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  2. SPI Master Core HDL: VHDL 93 Compatibility: all FPGAs, CPLDs parameterization: - variable data width - Phase/polarity configurable - selectable buffer depth - serial clock devision due to system clock package usage: IEEE
  3. 所属分类:assembly language

    • 发布日期:2017-04-04
    • 文件大小:17.5kb
    • 提供者:AgentNguyex
  1. spi_slave_test

    0下载:
  2. SPI in VHDL originally designed for Spartan 3e
  3. 所属分类:Other systems

    • 发布日期:2017-04-15
    • 文件大小:5.18kb
    • 提供者:Li
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