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搜索资源列表

  1. VHDL-ysw

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  2. 基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能,第二个CNT60实现分钟的计时功能,CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能,当秒种计时模块计时到59时向分种计时模块进位,同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位,到1小时59分59秒时,全部清零。同时,开关K1可以在两小时内暂停秒钟计时模块,分钟计时模块和小时计时模块。各模块的VHDL语言描述如下:-CPLD-based time clock chess c
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.65kb
    • 提供者:杨仕伟
  1. pinlvji 频率计VHDL编程

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  2. 频率计VHDL编程。设计一个4位数字显示的十进制频率计,其测量范围为1MHz,测量值通过4个数码管显示以8421BCD码形式输出,可通过开关实现量程控制,量程分10kHz、100kHz、1MHz三档(最大读数分别为9.999kHz、99.99kHz、999.9kHz); 当输入信号的频率大于相应量程时,有溢出显示。 -Cymometer VHDL programming. Design of a 4-digit decimal display frequency, the measu
  3. 所属分类:VHDL编程

    • 发布日期:2012-01-11
    • 文件大小:88.05kb
    • 提供者:testsb
  1. daima.用VHDL语言设计一个数字秒表

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  2. 用VHDL语言设计一个数字秒表: 1、 秒表的计时范围是0秒~59分59.99秒,显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用,按下一次复位开关,计时器清零。 4、 具有开始/停止功能,按一下开关,计时器开始计时,再按一下,停止计时。系统设计分为几大部分,包括控制模块、时基分频模块、计时模块和显示模块等。其中,计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成,其中毫秒位、十毫秒位、秒位和
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-26
    • 文件大小:4.66kb
    • 提供者:SAM
  1. vhdl4.rar

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  2. 数字密码锁: 1.系统具有预置的初始密码“00000001”。 2.输入密码与预存密码相同时,开锁成功,显示绿灯,否则开锁失败,显示红灯。 3.具有修改密码功能。修改密码时,先开锁,开锁成功才可以修改。 4.系统同时具有关锁功能。关锁后,显示红灯。 5.密码由拔码开关表示,开锁由按键表示。 6具有一个复位按键。按键后,回到初始状态。 ,The number of locks: 1. System has preset the initial password 00000001.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:246.02kb
    • 提供者:宫逢源
  1. lift.rar

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  2. (1)用VHDL实现四层电梯运行控制器。 (2)电梯运行锁用一按钮代替(开锁上电),低电平可以运行,高电平不能运行。 (3)每层电梯入口处设有上行、下行请求按钮,电梯内设有乘客到达层次的停站要求开关,高电平有效。 (4)有电梯所处楼层指示灯和电梯上行、下行状态指示灯。 (5)电梯到达某一层时,该层指示灯亮,并一直保持到电梯到达另一层为止。电梯上行或下行时,相应状态指示灯亮。 (6)电梯接收到停站请求后,每层运行2秒,到达停站层,停留2秒后门自动打开,开门指示灯亮,开门6秒后电梯自动关门
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:282.7kb
    • 提供者:管皮皮
  1. part2

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  2. Implement a 3-digit BCD counter. Display the contents of the counter on the 7-segment displays, HEX2− 0. Derive a control signal, from the 50-MHz clock signal provided on the DE2 board, to increment the contents of the counter at one-se
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:540.42kb
    • 提供者:echo
  1. mms

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  2. (1)三位数的电子密码锁,通过输入的数字控制密码锁的开关 (2)开锁期间用户可自行设置密码 (3)输入密码正确开锁 -(1) The three-digit electronic code lock, through the input of the digital control lock switch (2) unlock their own during the user to set a password (3), enter the unlock password is c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:178.6kb
    • 提供者:
  1. lift

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  2. 设计一个八层楼房自动电梯控制器,用八个 LED显示电梯行进过程,并有数码管显示电梯当前所在楼层位置,在每层电梯入口处设有请求按钮开关,请求按钮按下则相应楼层的LED 亮。 -Design a controller, eight-story buildings, escalators, moving elevator with eight LED display process, and a digital display where the floor lift the current loc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:75.36kb
    • 提供者:zhaorongjian
  1. wave

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  2. 可控脉冲发生器的VHDL源代码。设计文件加载到目标器件后,按下按键开关模块的S8按键,在输出观测模块通过示波器可能观测到一个频率约为1KHZ、占空比为50 的矩形波。按下S1键或者S2键,这个矩形波的频率会发生相应的增加或者减少。按下S3键或者S4键,这个矩形波的占空比会相应的增加或减少。-Controllable pulse generator of the VHDL source code. Design documents loaded to the target device and p
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:800byte
    • 提供者:王唐小菲
  1. freq

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  2. 智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法 其它情     况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz(H)、    KHz(AH)或MHz(BH)。 4. 测量过程不显示数据,待测量结果结束后,直接显示结果。 -Intelligent frequency meter 1. Frequency measurement range of 1Hz ~ 1MHz 2. When th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-11-09
    • 文件大小:233.09kb
    • 提供者:谭超
  1. mux21a

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  2. 二选一多路选择开关,实现对信号的采集,分类。-Second, the election more than one way selector switch, to achieve signal acquisition, classification.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:103.64kb
    • 提供者:weigong
  1. demo

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  2. Flex chip implementation File: UP2FLEX JTAG jumper settings: down, down, up, up Input: Reset - FLEX_PB1 Input n - FLEX_SW switches 1 to 8 Output: Countdown - two 7-segment LEDs. Done light - decimal point on Digit1. Operati
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-03-29
    • 文件大小:104.97kb
    • 提供者:james
  1. SF_table_interface

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  2. switch fabric部分代码: fabric和table management 的数据交换. Mac address 从afifo输入, 查询的结果:output port number 存于pfifo中-switch fabric part of the code: fabric and table management data exchange. Mac address from afifo input, the results of inquiries: output port n
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.28kb
    • 提供者:无影
  1. S3_SW

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  2. 这个程序是用来测试拨码开关与按键开关的, 当按下按键开关时,相应的led会点亮, 同理打开拨码开关相应的led也会点亮-This procedure is used to test switch DIP switch and button, when pressing the button switch, the corresponding led will light up, open the same token the corresponding DIP switch led wi
  3. 所属分类:SCM

    • 发布日期:2017-04-06
    • 文件大小:183.97kb
    • 提供者:刘飞
  1. Cross_Bar_Switch_Codes

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  2. Cross Bar Codes for Cross Bar switch Communication
  3. 所属分类:ActiveX-DCOM-ATL

    • 发布日期:2017-03-31
    • 文件大小:10.1kb
    • 提供者:Vas
  1. HV_SWITCH_VHDL

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  2. 此VHDL程序以HV的示例进行8路输入与8路输出的选择设置,以此演示最基本的矩阵切换功能。压缩包中含有一份说明文件,详细说明应用情况。-The VHDL program to HV examples 8 to 8-way input and output options settings, this demonstrates the most basic function of a matrix switch. Compressed packet contains a document with
  3. 所属分类:Other systems

    • 发布日期:2017-03-30
    • 文件大小:7.46kb
    • 提供者:Jacob
  1. VHDL(LOCK)

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  2. 数字密码锁的设计与实现 一.实验目的 1. 学习VHDL的综合设计应用 2. 学习数字密码锁的设计 二.实验内容 设计一个数字密码锁,对其编译,仿真,下载。 数字密码锁具体要求如下: 1.系统具有预置的初始密码“00000001”。 2.输入密码与预存密码相同时,开锁成功,显示绿灯,否则开锁失败,显示红灯。 3.具有修改密码功能。修改密码时,先开锁,开锁成功才可以修改。 4.系统同时具有关锁功能。关锁后,显示红灯。 5.密码由拔码开关表
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:17.68kb
    • 提供者:爱好
  1. VHDL-dianti

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  2. 高楼电梯自动控制系统(Windows平台上运行的ispLEVER编程软件。 ): 1统控制的电梯往返于1-9层楼。 2客要去的楼层数可手动输入并显示(设为A数)。 3梯运行的楼层数可自动显示(设为B数)。 4A>B时,系统能输出使三相电机正转的时序信号,使电梯上升; 当A<B时,系统能输出使三相电机反转的时序信号,使电梯下降; 当A=B时,系统能输出使三相电机停机的信号,使电梯停止运行并开门; 5是上升还是下降各层电梯门外应有指示,各层电梯门外应有使电
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:33.92kb
    • 提供者:
  1. VHDL-3BCD

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  2. 3位BCD码的计数显示电路。BCD码计数电路从0计到9然后返回到0从新计数。3位BCD码计数器可以实现从0到999的十进制计数。要将计数过程用七段显示LED数码管显示出来,这里采用动态分时总线切换电路对数码管进行扫描,对数码管依次分时选中进行输出计数的个、十、百位的数据。-3 BCD code count display circuit. BCD code counting circuit count from 0 to 9 and then back to 0 from the new cou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:54.59kb
    • 提供者:will li
  1. vhdl-code-for--A-HIGH-SPEED-SYMMETRIC-CROSSBAR-SW

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  2. vhdl code for A HIGH SPEED SYMMETRIC CROSSBAR SWITCH-vhdl code for A HIGH SPEED SYMMETRIC CROSSBAR SWITCH
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-10-30
    • 文件大小:12.71kb
    • 提供者:a.arezoo60
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