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TS_control
- MPEG-2 TS 流嵌入控制数据的设计 TS流中的空帧很多，将某些空帧（188字节）全换为控制数据DIN（即在该空帧位置处构成一新的数据帧），按照TS流格式进行传输。TS流数据帧中的数据和控制数据不能出现丢失。-MPEG-2 TS stream control data embedded in the design of TS stream a lot of empty frames, some empty frame (188 bytes) for the control of the
auk_ts_input
- ts流输入virilog源码-ts stream input source virilog
MPEG-2_TS
- MPEG2中的TS流！讲解怎么用控制信息代替空包！-MPEG2 in TS stream! Explain how to use control information in place of empty packet!
TS_sychrous_check
- 该模块主要用于MEPGII TS流同步检测。当连续检测到3个TS包同步时，输出一个同步有效信号，在该同步信号的驱动下，TS包写入FIFO中。该模块对检测TS包的有无及是否同步特别有效，希望对做数字电视的朋友有所帮助。-The module is mainly used for synchronous detection MEPGII TS stream. When detected in three consecutive TS packets simultaneously, the outpu
DEMUX
- Demultiplexor vhdl code
FPGAbasedMPEG2TS
- 基于FPGA的MPEG-2TS码流实时分析与检测系统.nh-FPGA-based MPEG-2TS stream real-time analysis and detection system. Nh
RS(204.188)design
- RS(204,188)译码器说明 原文件： rs_decoder.v（顶层文件）, SyndromeCalc.v（计算伴随式）, BM_KES.v（BM求解关键方程）, Forney.v（Forney算法求误差样值）, CheinSearch.v（搜索错误位置）,ff_mul.v（有限域乘法）。 ROM及初始化文件： rom_inv.v（求逆运算）, rom_power.v（求幂运算）； rom_inv.mif（ROM初始化文件）, rom_po
RS_ENCODER
- DVBC RS编码,标准TS流输入输出接口!-DVBC RS encoder
SYMBOL_MAPPING
- DVB QAM符号映射!已经应用于产品.标准TS流接口-DVB QAM symbol mapping! Has been applied to products. Standard TS stream interface
238257858255_IO_vhdl
- ts input transport stream input
terabit_ethernet
- TERABIT ETHERNET 具体介绍 包括Time-Space Carrier Sense Multiple Access (CSMA/TS)-TERABIT ETHERNET introduction （Time-Space Carrier Sense Multiple Access (CSMA/TS)）
040402~~
- 虽然与SRAM相比，SDRAM需要额外的控制逻辑，有更复杂的时序要求，需要定时刷新，但是由于SDRAM具有单位空间存储容量大和价钱便宜的优点，因而被许多的嵌入式开发者所青睐。为此，针对这种情况，必须设计SDRAM控制器。为了降低系统成本，本课题采用FPGA技术，并使用VHDL语言研究了FPGA与SDRAM的存储器接口实现问题。-Abstract In order to expand the SDRAM’S storage capacity of the TS一101 processor，a me
kongbao2
- 信道传输中所需的TS码流仿真包，数字电视的类似信号格式，VHDL编写，简单明了，希望对大家有帮助-The desired channel transmission simulation package TS stream, similar signal formats of digital TV, VHDL written, clear and simple, we want to help
091220111singalcpu
- 用verilog HDL语言或者VHDL语言来编写，实现单周期CPU的设计。能够完成以下十六条指定： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs, rt sltu rd, rs, rt slti