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  1. viterbidecoder

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  2. viterbi译码器的Verilog实现,(3,1,7)零尾卷积码-viterbi decoder implementation by verilog HDL （3，1，7）zero tail conventional code

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-01
    • 文件大小：4.57kb
    • 提供者：zhouli
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