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分频器设计
- 设计一个带复位的分频器，输入时钟为60MHz，输出时钟为7.5MHz。
计数器控制周期性写时序
- 50MHz的晶振频率，可以产生50MHz的计数器。每个计数周期代表20ns。 每毫秒产生一个写脉冲，意味着20000个时钟为一个大循环，换成二进制，需要15位的计数器，计到19999强制归零。 不可能产生30ms的准确写宽度，最小只能用两个周期产生40ms宽的写脉冲。