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  1. simple_3DES

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  2. 精简3DES加解密算法实现，该3DES加解/密系统以精简硬件结构为目标，与传统的以吞吐率为目标的流水线模式3DES加/解密系统相比，具有消耗硬件资源小，性价比突出的优点。-reduced 3DES algorithm system based on FPGA

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-05-12
    • 文件大小：2795069
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