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  1. Timer

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  2. 假定系统时钟为50MHz,试设计一个电子秒表电路,使其按0.01s 的步长进行计时。该电子秒表具有异步清零和启动/停止计数功能,最大能计到59.99s,并用数码管显示计数值。用发光二极管显示向分钟的进位信号。-Assume that the system clock to 50MHz, the design of an electronic stopwatch test circuit, so the step by 0.01s to time. The electronic stopwatch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:530344
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