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  1. versatile_fifo_latest.tar

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  2. 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。-versatile_fifo

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-05-04
    • 文件大小：1302250
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