CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 会员管理中心 查看会员资料

查看会员资料

用 户 名：谭****

发送消息
  • Email：
    用户隐藏
  • Icq/MSN：
  • 电话号码：
  • Homepage：
  • 会员简介：

最新会员发布资源

  1. LCD1602shizhong

    0下载量：
  2. 基于FPGA设计的1602显示的时钟，分为几个模块，VHDL语言-FPGA-based design 1602 show the clock, is divided into several modules, VHDL language

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-06
    • 文件大小：642686
搜珍网 www.dssz.com