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  1. SDI_PassThru_VHDL_Virtex5_ise12_2

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  2. SDI_PassThru_VHDL是针对Virtex5 LXT FPGA的SDI码流从GTP收端环出到发端的一个完整工程,源自于Xilinx提供的源码,不一样的是去掉了开发板ml571所要求的昂贵的收发时钟同步子板,经过长时间的调试后,终端电视仍然可以显示,但是会丢帧。(收发时钟不同步,丢帧和收不到SDI码流都是正常的)-SDI_PassThru_VHDL for SDI application in the Virtex 5 FPGA board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-29
    • 文件大小:11820261
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