CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 会员管理中心 查看会员资料

查看会员资料

用 户 名:郝***

发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
  • 电话号码:
  • Homepage:
  • 会员简介:

最新会员发布资源

  1. h2

    0下载量:
  2. 加法器 输入信号: 输入数实部Ra,Rb,Rc,Rd,虚部Ia,Ib,Ic,Id的数据宽度均为19位;每次向加法器阵列只能送一个操作数,包括实数R(19bit)、虚部I(19bit);操作数据a、c、b、d的顺序连续送入,在加法器列中要进行串并变换。 CP脉冲。 输出信号: 输出数实部Ra’,Rb’,Rc’,Rd’,虚部Ia’,Ib’,Ic’,Id’的数据宽度均为21位。-Adder input signal: the real part of the input numbe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:23903
搜珍网 www.dssz.com