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  1. FPGA_Divider

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  2. 本源码是用verilog语言编写的FPGA的除法器和74LS138及D触发器模块。-The source code is written in verilog FPGA divider and 74LS138 and D flip-flop modules.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-11
    • 文件大小：1002
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