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  1. aaa

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  2. 24位加法计数器，每一个信号的上升沿将使得计数器加1，实现从0 -1 -2 -3…… -22 - 23的循环计数器。-24 States adding type counter， every rising-edge signal increases the counter, and making sequence 0-1-2-...-22-23 cycled.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-12
    • 文件大小：706
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