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  1. qdjs

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  2. 10s倒计时,在复位高电平期间,开始倒计时,有某信号(抢答信号)输入,则恢复到10s并保持,准备下次计时。-10s countdown, at a high level during reset and start the countdown, there is a signal (answer signal) input, then back to the 10s and remains ready for the next timing.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:540
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