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UART
- verilogHDL语言实现的uart模块,内部包含波特率生成、uart收、uart发三个子模块,支持配置常规波特率、数据位、结束位和校验位,输入工作时钟125M,时钟不一样时需要修改波特率生成的代码-verilogHDL language of uart module contains an internal baud rate generator, uart receive, uart made three sub-module, configured to support conventi