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  1. kuaijintuiyinyueshizhong_VHDL

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  2. 本程序为模拟可校时的时钟程序;clk--时钟信号,rst--清零信号,set_en--校时 使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校 时,(hh,hl,ml,mh,sh,sl)--时,分,秒显示信号。 校时的时候,秒清零。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:112932
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