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  1. pcm

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  2. 该程序设计了一个产生PCM码流时序信号的模块，他包括输入端CLK，SET及输出端Q1,Q2,Q3-the program have designed a PCM signal timing modules, including the CLK input, and output SET Q1, Q2 and Q3

  3. 所属分类：VHDL编程

    • 发布日期：2008-10-13
    • 文件大小：8131
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