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  1. ISE_lab17

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  2. 本实验使用 XILINX 提供的IP 核,并例化该IP 核来实现正弦信号发生器的功能。由于 ISE 中有DDS(Direct Digital Synthesizer 5.0)IP 核,因此只需要编写一个顶层文件来调用 Core Generator 生成的IP 即可。-This study provides the IP core using the XILINX, and cases of the IP core to achieve the sinusoidal signal gene
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:4375
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