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  1. zz.rar

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  2. 键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz ,Keying increase/decrease counter to 20MHz system clock by the divider available after 5M, 1M, 100K, 10K, 5K, 1K, 10Hz, 1Hz

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-05
    • 文件大小：489247
搜珍网 www.dssz.com