查看会员资料
用 户 名:张***
发送消息- Email:用户隐藏
- Icq/MSN:
- 电话号码:
- Homepage:
- 会员简介:
最新会员发布资源
FPGA_FIFO
- 使用Verilog编写的同步FIFO,可通过设置程序中的DEPTH设置FIFO的深度,FIFO_WRITE_CLOCK上升沿向FIFO中写入数据, FIFO_READ_CLOCK上升沿读取数据。本程序对FIFO上层操作简单实用。-Prepared by the use of Verilog synchronous FIFO, through the setup program in the FIFO depth DEPTH settings, FIFO_WRITE_CLOCK rising