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  1. xrofilecreadth

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  2. a book for schedule your time()
  3. 所属分类:数值算法/人工智能

    • 发布日期:2018-05-01
    • 文件大小:713kb
    • 提供者:tjtter
  1. try

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  2. 利用xilinx公司开发的vivado平台中的IP核-加法器,实现加法(The addition of IP core adder to the vivado platform developed by Xilinx is applied.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-01
    • 文件大小:1.9mb
    • 提供者:
  1. bbrister-SIFT3D-1.4.4-0-gc3bce26

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  2. 提取3d sift 特征matlab实现(3D SIFT feature extract matlab code)
  3. 所属分类:matlab例程

    • 发布日期:2018-05-01
    • 文件大小:25.55mb
    • 提供者:xygzp415
  1. test

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  2. 利用xilinx公司开发的vivado平台中的IP核-rom,实现存储(Using IP core -rom in vivado platform developed by Xilinx, storage is implemented.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-01
    • 文件大小:50kb
    • 提供者:
  1. reauirpmentsunitDQDB

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  2. 4总常用的插值程序的Fortran90源代码,包括双线性插值等插值方法()
  3. 所属分类:数值算法/人工智能

    • 发布日期:2018-05-01
    • 文件大小:16kb
    • 提供者:wdsf%2B0254
  1. Weina_filter

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  2. 当信号与噪声同时输入时,在输出端能将信号尽可能精确地重现出来,而噪声却受到最大抑制,维纳滤波器就是用来解决这样一类从噪声中提取信号问题的一种滤波方法。(When the signal is input to the noise at the same time, the signal can be reproduced as accurately as possible at the output, and the noise is most suppressed. Wiener filter
  3. 所属分类:图形图像处理

  1. 412933

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  2. a ppt of ACM form ZJU(ZheJiang University )()
  3. 所属分类:人工智能/神经网络/深度学习

    • 发布日期:2018-05-01
    • 文件大小:189kb
    • 提供者:wdsf%2B0254
  1. oo

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  2. 利用xilinx公司开发的vivado平台,实现下变频功能(We use the vivado platform developed by Xilinx to realize the down conversion function.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-02
    • 文件大小:41.16mb
    • 提供者:
  1. 46917574FFT

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  2. 傅里叶变换程序源代码,压缩包是一个简单的傅里叶变换的程序,可以运行!(One simple fourier transform code for learning)
  3. 所属分类:数学计算

    • 发布日期:2018-05-02
    • 文件大小:1kb
    • 提供者:问问你
  1. demo

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  2. 利用xilinx公司开发的vivado平台,实现调用romIP核的功能(Using the vivado platform developed by Xilinx, the function of calling romIP core is implemented.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-02
    • 文件大小:4.52mb
    • 提供者:
  1. one_1bit

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  2. 利用xilinx公司开发的vivado平台,实现调用1bitpwm信号实现下变频的功能(Using the vivado platform developed by Xilinx, we can realize the function of calling down the 1bitpwm signal to realize the down conversion.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-02
    • 文件大小:34.83mb
    • 提供者:
  1. 43271871

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  2. A usefull introduction of basic usage, and problems solving i()
  3. 所属分类:图形图像处理

    • 发布日期:2018-05-01
    • 文件大小:9kb
    • 提供者:tnszph
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