资源列表
fft_IPcore
- 这是一个fft的IP核，安装要求为quartus6.0以上。解压安装后可在quartus里例化使用，元件主要为cyclone和stratix,最大支持1024点的转换。
FPGA_bit_clock_data_recovery
- 基于FPGA的新型数据位同步时钟提取(CDR)实现方法
vhdl
- 伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）。
CPRI
- xilinx的cpri的IP核，用fpga实现，有pdf说明文档
ADC
- 用verilog编程实现的基于FPGA的AD数据采集程序
VHDL编写的walsh码产生程序
- VHDL语言编写的产生walsh码程序.
(2,1,3)卷积码编解码
- (2,1,3)卷积码编解码，viterbi译码
GCM应用下的ghash核
- GCM应用下的ghash硬件实现的源代码，方法是多项式法，时钟可达到280Mhz，用verilog编写.
数字钟verilog程序
- 一个不错的数字钟程序
基于FPGA的软件CDR
- 用FPGA实现CDR，可用于LVDS串化解串，ALTERA原厂工程，实用！
CeChart
- 一个wince下的曲线控件以及测试demo-a chart control for wince
20190819_CCSS048015
- 全桥LLC代码设计，400V电压转48V电压，稳定版，验证过的程序，TMS320F28034主控制器(Full bridge LLC code design, 400V to 48V, stable version, verified program, tms320f28034 main controller)