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  1. mlc_low_format

    0下载:
  2. mlc low format with reserve areas-mlc format with low reserve areas
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2008-10-13
    • 文件大小:930byte
    • 提供者:asdf
  1. HelloWorld

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  2. 打开并修改图片(像素级)采用JAVA编写,可扩展-Open and amend the picture (pixel level) to prepare the use of JAVA, scalability
  3. 所属分类:Picture Viewer

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:loong2009
  1. account

    0下载:
  2. 手机话费记录,通过状态机实现不同通话类型的手机话费记录功能-Their phone records, through the state machine to achieve different types of their phone call logging
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:930byte
    • 提供者:马松
  1. AT25256

    0下载:
  2. AT25256烧写方法的FPGA实例,大家请看啊-AT25256 FPGA programming method instance, we see ah
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:930byte
    • 提供者:闫冰冰
  1. redwire

    0下载:
  2. 基于FPGAEASY060的红外发送,接收及数码管显示-Based on the FPGAEASY060 infrared sending, receiving and digital tube display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:930byte
    • 提供者:吴寿武
  1. 4X

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  2. VHDL实现的4位乘法器,绝对好用,libero8.5仿真没问题!-VHDL implementation of the 4-bit multiplier
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:930byte
    • 提供者:funny
  1. Cb_HumiditySensor

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  2. msp430 humidity sensor interface code
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-03
    • 文件大小:930byte
    • 提供者:vinoth
  1. 10pointclock

    0下载:
  2. VHDL分频程序+数码管动态显示,20字20字20字-VHDL divider program the+ digital tube dynamic display, 20 words, 20 words 20 words
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-08
    • 文件大小:930byte
    • 提供者:lida
  1. Demo--digital-filter

    0下载:
  2. 滤波器设计实例,在MATLAB环境中仿C语言方式实现-Filter design example, imitation C language implementation in the MATLAB environment
  3. 所属分类:Other Embeded program

    • 发布日期:2017-11-24
    • 文件大小:930byte
    • 提供者:DaiFuquan
  1. ov7670_capture

    0下载:
  2. ov7670摄像头捕获代码,VHDL,稍加修改即可完成OV系列其他摄像头的捕获操作-ov7670 camera to capture the code, VHDL, slightly modified to complete the OV series of other camera capture operation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:冯鑫
  1. full_adder1

    0下载:
  2. 一位元全加法器,1位元輸入,使用Verilog語法,包含test檔案-1bit fulladder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:蘇柏睿
  1. encoder-and-decoder

    1下载:
  2. 编码器和译码器,包含一个8线-3线优先编码器和一个3线-8线译码器。-encoder and decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:930byte
    • 提供者:谢谢
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