CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载

资源列表

« 1 2 ... .63 .64 .65 .66 .67 198368.69 .70 .71 .72 .73 ... 199236 »
  1. chengxu

    0下载:
  2. 电子技术交流群 59467837 高手云集 单片机 电子技术 ARM 等一系列开发 欢迎广大电子爱好者踊跃参加 -The exchange of electronic technology expert group 59,467,837 gathered a series of ARM MCU development of electronic technology electronics enthusiasts are welcome to participate in this pro
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-03
    • 文件大小:557byte
    • 提供者:zhangzhixiong
  1. seg7led

    0下载:
  2. quartus 2七段管的html语言实现-quartus 2 html language seven sections of pipe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:557byte
    • 提供者:陈涛
  1. NIOS

    0下载:
  2. NIOS II的数码管显示例程,里面有些可能不是很难的-NIOS II of the digital display routines
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-10
    • 文件大小:557byte
    • 提供者:马海龙
  1. NAND_gate

    0下载:
  2. VHDL NAND gate source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:557byte
    • 提供者:Acount
  1. cnt10

    0下载:
  2. 超好用的十进制计数器,万能型,随时可用,好用好用好用,VHDL经典例子-perfect counter10,very very good,can be used everyehere,classical example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:557byte
    • 提供者:李刚
  1. sw_led

    0下载:
  2. _sw_led 拨动开关控制LED-_sw_led toggle switch controls the LED
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:557byte
    • 提供者:chen
  1. VENDTEST

    0下载:
  2. 此为实现第14.7.9章所需的激励文件 该代码为门级RTL描述。-Stimulus file to verify Section 14.7.9 the functionality of gate vs. RTL descr iption.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:557byte
    • 提供者:
  1. unsig_altmult_accum

    1下载:
  2. 无符号型的基于累加器的乘法器,代码比较简单-unsigned altmultiplex accumultor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:557byte
    • 提供者:谢飞
  1. UniformRNG

    0下载:
  2. A Uniform Random Number Generator in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:557byte
    • 提供者:Vahid
  1. verilog_pwm_led

    0下载:
  2. 基于fpga的pwm灰度控制led代码,简洁易懂-FPGA-based control led pwm gray code, simple and easy to understand
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:557byte
    • 提供者:李李
  1. Reg_4bit

    0下载:
  2. Uploaded code to design 4 bit register.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:557byte
    • 提供者:Ali
  1. gen_div

    0下载:
  2. 通用偶数分频器,通过输入频率较高的时钟信号,在设置分频参数后,得到较低频率的时钟信号。-gen div
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:557byte
    • 提供者:zz
« 1 2 ... .63 .64 .65 .66 .67 198368.69 .70 .71 .72 .73 ... 199236 »
搜珍网 www.dssz.com