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  1. h1

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  2. MOTOR STOP ALARM WITH AVR
  3. 所属分类:Other Embeded program

    • 发布日期:2017-05-14
    • 文件大小:3.02mb
    • 提供者:towhidy
  1. Signal-generator_2

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  2. 本项目包括单片机下位机产生的波形由串口送到上位机,在上位机上的示波器上显示。上位机上可对电压波形显示进行控制。相当于一个基于串口的示波器。(只有下位机部分)下位机请参考本人另一个程序(Signal generator_1)。-The project consists of a microcontroller lower computer generated waveforms the serial port to the PC, the PC is displayed on the oscil
  3. 所属分类:SCM

    • 发布日期:2017-05-04
    • 文件大小:43.47kb
    • 提供者:tongjinwu
  1. fw

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  2. Stm32F4 HID游戏双摇杆,支持控制通道和中断通道传输双向传输数据-Stm32F4 HID double game joystick, support and interrupt channel and Fer channel to transmit data
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-05-30
    • 文件大小:12.1mb
    • 提供者:陈笑慰
  1. pinpufenxi

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  2. 对音乐频谱采样,利用傅里叶变换实现,点阵频谱显示-Sampling the spectrum of music, the use of the Fourier transform, spectrum display dot matrix
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2017-05-04
    • 文件大小:133.06kb
    • 提供者:张洋
  1. dht11-18b20

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  2. 单片机控制温度传感器DS18B20和DHT11,将温度和湿度数据通过液晶屏进行显示-SCM DS18B20 temperature sensor and DHT11, temperature and humidity data via LCD display
  3. 所属分类:SCM

    • 发布日期:2017-05-04
    • 文件大小:68.54kb
    • 提供者:徐浩威
  1. controller

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  2. Simple Microprocessor Design (ESD Book Chapter 3) Copyright 2001 Weijun Zhang Controller (control logic plus state register) VHDL FSM modeling- Simple Microprocessor Design (ESD Book Chapter 3) Copyright 2001 Weijun Zhang C
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.6kb
    • 提供者:mohamed
  1. memory

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  2. Simple Microprocessor Design memory 256*16 8 bit address 16 bit data memory.vhd- Simple Microprocessor Design memory 256*16 8 bit address 16 bit data memory.vhd
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.27kb
    • 提供者:mohamed
  1. DSP

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  2. FIR Digital Filter Design (DSP example) tested by Weijun Zhang, 04/2001 VHDL Data-Flow modeling KEYWORD: generate, array, range, constant and subtype- FIR Digital Filter Design (DSP example) tested by Weijun Zhang, 04/2001
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.33kb
    • 提供者:mohamed
  1. Controller(FSM)

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  2. Simple Bridge (ESD book figure 2.14) by Weijun Zhang, 04/2001 RT level design using Controller(FSM) + DataPath- Simple Bridge (ESD book figure 2.14) by Weijun Zhang, 04/2001 RT level design using Controller(FSM) + DataPath
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:mohamed
  1. GCD-CALCULATOR

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  2. GCD CALCULATOR (ESD book figure 2.11) Weijun Zhang, 04/2001 we can put all the components in one document(gcd2.vhd) or put them in separate files this is the example of RT level modeling (FSM + DataPath) the code is synthesize
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.87kb
    • 提供者:mohamed
  1. en.stsw-stm32006

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  2. en.stsw-stm32006 for STM32F103ZET6-STM320F103ZET6 porting en.stsw-stm32006
  3. 所属分类:uCOS

    • 发布日期:2017-05-20
    • 文件大小:5.06mb
    • 提供者:bigniu
  1. vxworks_myMsq

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  2. 在Vxworks下实现消息队列,满足基本的C/S模型,望大家给出指导意见!非常感谢-Achieved in Vxworks message queue, to meet the basic C/S model, we hope to give guidance! thank you very much
  3. 所属分类:VxWorks

    • 发布日期:2017-04-12
    • 文件大小:1.25kb
    • 提供者:zzhangfeng
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