资源列表
vhdl
- 伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）。
CPRI
- xilinx的cpri的IP核，用fpga实现，有pdf说明文档
ADC
- 用verilog编程实现的基于FPGA的AD数据采集程序
VHDL编写的walsh码产生程序
- VHDL语言编写的产生walsh码程序.
(2,1,3)卷积码编解码
- (2,1,3)卷积码编解码，viterbi译码
GCM应用下的ghash核
- GCM应用下的ghash硬件实现的源代码，方法是多项式法，时钟可达到280Mhz，用verilog编写.
数字钟verilog程序
- 一个不错的数字钟程序
基于FPGA的软件CDR
- 用FPGA实现CDR，可用于LVDS串化解串，ALTERA原厂工程，实用！
DDS.rar
- FPGA控制AD9854的源文件，verilog，附有简单文档。,FPGA to control the AD9854 source file, verilog, with a simple document.
DK-ECP3-SERDES-010
- 为verilog 的SERDES 使用程序。可以实现高速串行接口数据通信，时钟还原。-Verilog program for the use of the SERDES. For high-speed serial interface data communications, clock restoration.
基于Verilog hdl 的DMA控制代码
- 基于Verilog hdl 的DMA控制代码,Verilog hdl-based control of the DMA code
DDC.rar
- verilog语言实现的数字下变频设计。 在ALTERA的QUARTUS ii下实现。实用，好用。,Verilog language implementation of the digital down-conversion design. ALTERA at the implementation of QUARTUS ii. Practical, easy to use.