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  1. interleaver-vhdl.rar

    1下载:
  2. VHDL编写的基于FPGA的4-8交织器代码,有需要的下来看看,4-8 prepared VHDL code interleaver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.41kb
    • 提供者:cab
  1. w_rADE7758_091109_1

    0下载:
  2. ADE7758与dspic单片机的读写程序-ADE7758 and dspic microcontroller to read and write procedures for
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-10
    • 文件大小:1.41kb
    • 提供者:machx
  1. sva_assetion

    0下载:
  2. 学习SVA的最基本的例子,对于想了解systemverilog assertion的相关人员非常有用!-SVA learn the most basic example, the systemverilog assertion would like to know the person very useful!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.41kb
    • 提供者:李忠孝
  1. cs5550

    1下载:
  2. 基于FPGA高精度数据采集系统,采用cs5550高精度AD芯片,本程序主要实现对cs5550的控制。-FPGA-based high-precision data acquisition system, using high-precision cs5550 chip AD, the procedures for the main control on the cs5550.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-08-01
    • 文件大小:1.41kb
    • 提供者:小勇
  1. BCDEMO1

    0下载:
  2. 1553B总线应用的BC模式演示程序,用C语言编写-1553B bus BC model application demo program, using C language
  3. 所属分类:Other Embeded program

    • 发布日期:2017-03-29
    • 文件大小:1.41kb
    • 提供者:wu jiangbin
  1. juxing

    0下载:
  2. 利用FPGA编写程序控制液晶显示器显示矩形!-Prepared using FPGA control rectangular LCD display!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.41kb
    • 提供者:帅哥
  1. miffile

    0下载:
  2. 用matlab产生mif文件。(Altera的EDA软件,如maxplus,quartus等用到的初始化rom,ram等的文件格式)-Mif files generated by matlab. (Altera' s EDA software, such as maxplus, quartus used to initialize and so on rom, ram, such as the file format)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.41kb
    • 提供者:何亮
  1. Behavioral-Modeling

    0下载:
  2. A Code that illustrates 12 bit switch, 2x1 Mux, 2x4 Decoder in behavioral modeling in Verilog HDL using modelsim IDE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.41kb
    • 提供者:Asad Abbas
  1. wb_tdm_tb

    0下载:
  2. test bench that qualifies an avalon slave to wishbone interface right through to the end component
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1.41kb
    • 提供者:mixdown
  1. Calender

    0下载:
  2. 万年历,可以准确统计并显示当前的年月日等日期时间-Calendar, you can have accurate statistics and displays the current date and time date etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:1.41kb
    • 提供者:lin jian
  1. lcd1

    0下载:
  2. 液晶显示器控制程序,用于初学者练习altera 开发板的液晶显示控制功能-LCD display control program for beginners to practice altera development board LCD control functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.41kb
    • 提供者:FPGA
  1. colorchecker

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  2. coloecheck VGA格式标准色卡生成,可支持任意分辨率设置 verilog-colorchecker VGA format standard color card production, can support any resolution settings
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.41kb
    • 提供者:周召涛
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