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  1. 4-4

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  2. 液晶显示12864,学会分页操作,滚动显示液晶-LCD 12864 to learn paging operation, rolling display LCD
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:1.32kb
    • 提供者:官兵列队
  1. AD16MAIN

    0下载:
  2. ad976的驱动源代码-AD976 driver source code
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2008-10-13
    • 文件大小:1.32kb
    • 提供者:金凤
  1. LCD.zip

    0下载:
  2. Bascom 8051 LCD program,Bascom 8051 LCD program
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-06
    • 文件大小:1.32kb
    • 提供者:tomx
  1. mouse

    0下载:
  2. 基于PS/2协议的鼠标驱动程序,用Verilog语言写成,可以用于任何型号的FPGA的驱动。-Based on PS/2 protocol mouse driver written using Verilog language can be used for any type of FPGA-driven.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:1.32kb
    • 提供者:wendy
  1. main

    0下载:
  2. Programs for extracting FIC and MSC data from real broadcasted ensemble recorded as a data file.
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-12
    • 文件大小:1.32kb
    • 提供者:Ravi
  1. uart.vhd

    0下载:
  2. this modul is serial send & resive for RS232
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.32kb
    • 提供者:rez
  1. VHDL

    0下载:
  2. 硬布线的cup设计,使用VHDL语言,此为txt文档,复制即可-Hard-wired cup design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.32kb
    • 提供者:fan Yang
  1. fifo

    0下载:
  2. Verilog HDL实现复杂逻辑设计FIFO-Verilog HDL to achieve FIFO
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1.32kb
    • 提供者:开山刀
  1. dsp

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  2. 1. 利用傅立叶级数展开的方法,自由生成所需的x(t); 2. 通过选择不同的采样间隔T(分别选T>或<1/2fc),从x(t)获得相应的x(n)(作出x(n)图形); 3. 对获得的不同x(n)分别作傅立叶变换,分析其频率响应特性(给出幅频与相频特性曲线); 4. 利用巴特沃思、切比雪夫或椭圆滤波器设计数字滤波器(滤波特性自定),要求通过改变滤波器参数或特性(低通、高通、带通或带阻)设计至少两种数字滤波器,分析所设计滤波器(画出频率特性曲线),并对上述给出的不同x(n)
  3. 所属分类:DSP program

    • 发布日期:2017-04-04
    • 文件大小:1.32kb
    • 提供者:youngshine
  1. Main

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  2. Code to flash leds on mini2440 using keil
  3. 所属分类:Other Embeded program

    • 发布日期:2017-12-04
    • 文件大小:1.32kb
    • 提供者:nachiketa
  1. miaobiao

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  2. 秒表计时功能,数码管显示,可暂停可清零,计数刻度为10ms-Stopwatch function, digital display, pause can be cleared, counting scale is 10ms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.32kb
    • 提供者:周瑞
  1. RS485-experiment

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  2. 通过本例程了解串口的基本原理及使用 ,理解并掌握对串口进行初始化,学会并掌握RS485的发送与接收 -Through this routine to understand the basic principles and use of serial port, understand and master the initialization of the serial port, learn and master the RS485 send and receive
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:1.32kb
    • 提供者:李志荣
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