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  1. DPram

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  2. read or write control of dual port memory
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-03-31
    • 文件大小:977
    • 提供者:Jack
  1. ReadPcKey

    0下载:
  2. 最简单的20键PS/2键值读取程序,PS/2的clk接INT0,data接P1_0--A simple read/write program from 20-keys PS/2 keyboard. PS/2 s clk connects to INTO and data connects to P1_0.
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:977
    • 提供者:sifrompow
  1. chuanbing

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  2. 自己编写的串并变换的fpga程序,使用verilog语言-I have written FPGA series and transform, the use of Verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:976
    • 提供者:deng
  1. 32ET_source

    1下载:
  2. 32时隙的VHDL源代码 在开发E1 2M线路的时候非常有用-32 slot of the VHDL source code in the development of E1 2M lines is very useful when
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:976
    • 提供者:王鹏
  1. uart_receiver

    0下载:
  2. This UART Receiver interface C code Tested on Sparton 3 xilinx FPGA.-This is UART Receiver interface C code Tested on Sparton 3 xilinx FPGA.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:976
    • 提供者:bhagwan
  1. mn

    0下载:
  2. 模拟串口8位数码管显示时钟程序 模拟串口8位数码管显示时钟程序-Serial 8-bit analog digital tube display clock program to simulate serial port 8-bit digital tube display clock program
  3. 所属分类:Other Embeded program

    • 发布日期:2017-03-27
    • 文件大小:976
    • 提供者:0
  1. key

    0下载:
  2. 4*4键盘扫描VHDL程序,程序中有产生键值,值得参考-heguo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:976
    • 提供者:heguo
  1. 35_bit_pack

    0下载:
  2. hiiiiiSystem will automatically delete the directory of debug and release, so please do not put files on these two directory
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:976
    • 提供者:Puneet
  1. calibration

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  2. CS5460校准程序,控制器为C8051F310,SPI通信协议,可以作为电表芯片示例-CS5460 calibration procedure, the controller for the C8051F310, SPI communication protocol, as the meter chip sample
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:976
    • 提供者:yaokainan
  1. ad

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  2. DSP2407,AD转换程序。AD采样频率为12K,采样模式采用顺序采样。利用通用定时器T1的周期中断事件来启动AD转换-DSP2407, the AD conversion process.
  3. 所属分类:DSP program

    • 发布日期:2017-04-03
    • 文件大小:976
    • 提供者:南福东
  1. cntrlr

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  2. verilog code for bus controller
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:976
    • 提供者:murali krishna
  1. softUartRxd

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  2. 单片机软件模 串口接收 用普通io口-uart rxd
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-12
    • 文件大小:976
    • 提供者:
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