CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程

资源列表

« 1 2 ... .29 .30 .31 .32 .33 33634.35 .36 .37 .38 .39 ... 33645 »
  1. dianzhentu

    0下载:
  2. 点阵图片显示,在KEIL中编译成功,可显示图形和汉字,非常不错。-Lattice image shows that in the KEIL compiler of success, to show graphics and characters, very good.
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:516
    • 提供者:写风
  1. seriall2parallel

    0下载:
  2. its code for converting serial to parallel processing data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:515
    • 提供者:sundaram
  1. gold

    0下载:
  2. 基于vhdl语言的15位gold序列的设计的开端一部分程序-Vhdl language based on sequences of the 15 gold as part of the beginning of the design process
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:515
    • 提供者:任东安
  1. jjj

    0下载:
  2. 库文件实现的单片机的转换 我也不是很清楚-it is a file sorry i do not konw what is is?
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:515
    • 提供者:kk
  1. key

    0下载:
  2. 实现4*4 16小键盘的扫描,每按下一个按键,相应的lED灯亮一下-o shit
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-10
    • 文件大小:515
    • 提供者:送小样
  1. 20120918-1653

    0下载:
  2. 上位机,一个简单的数据更改程序,用于参数设定等-Epistatic machine, a simple data change program, used for parameter setting, etc
  3. 所属分类:Other Embeded program

    • 发布日期:2017-12-03
    • 文件大小:515
    • 提供者:启神001
  1. RAM_VHDL

    0下载:
  2. 用VHDL描述了一个32KBit的独立的读写时钟、使能、地址的双口RAM,-VHDL descr iption of a 32KBit with independent read and write clock, enable, address the dual-port RAM,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-19
    • 文件大小:515
    • 提供者:dengyaohui
  1. jiaotongdeng

    0下载:
  2. 以C51语言为设计语言编程实现交通灯指示功能。东西向红灯亮20秒,绿灯亮40秒;南北向红灯亮40秒,绿灯亮20秒;红绿灯之间黄灯闪烁5秒-To the C51 programming language design language traffic lights function. Something to the red light 20 seconds, the green light 40 seconds 40 seconds north and south to the red lig
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-11
    • 文件大小:515
    • 提供者:JENNY
  1. fenping_VHDL

    0下载:
  2. 这是一个任意分频器 稍微改动里面的数据 就可以进行分频(VHDL编写)-This is a slightly altered any data inside divider can be divided by (VHDL written)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:515
    • 提供者:李智
  1. C-Hipotenus-bulma

    0下载:
  2. find hypotenuse via C
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-11
    • 文件大小:515
    • 提供者:AtakaN
  1. BTO

    0下载:
  2. 这是一个十六进制显示译码器,可在EDA板子上实现,希望对大家有帮助-This is a hexadecimal display decoder may be implemented on EDA board, we hope to help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:515
    • 提供者:郎金溪
  1. practica1

    0下载:
  2. tester.vhd library IEEE use IEEE.STD_LOGIC_1164.all use IEEE.STD_LOGIC_ARITH.all use IEEE.STD_LOGIC_UNSIGNED.all LIBRARY lpm USE lpm.lpm_components.ALL entity practica1 is port ( RESET : in std_logic clk :
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:515
    • 提供者:pablo
« 1 2 ... .29 .30 .31 .32 .33 33634.35 .36 .37 .38 .39 ... 33645 »
搜珍网 www.dssz.com