资源列表
dctub11
- 离散余弦变换的变换单元模块，verilog语言实现，并通过功能仿真
16lift2vhdl
- 这个是16层的电梯控制系统。现在给大家共享下，如果不好。请不要见笑。
VGA_1024×768×85
- 用verilog hdl实现的VGA显示彩条信号，其中包括VGA时序、竖彩条、横彩条、棋盘格
fsk
- 基于CPLD，在PCB中实现了二进制调频键控等功能，并对仿真结果进行了分析
modelsim6.0
- modelsim使用教程6.0，详细介绍modelsim使用方法
MyCPU16
- 16位cpu设计VHDL源码，其中包括alu，clock，memory等部分的设计
texi
- 出租车计费系统的源码，包括仿真结果，用quartusii调通。
bdf
- 8位加法器的实现，仿真通过，并且包括仿真文件，在quartusii7.1下调试通过
LAB2
- 38译码器的设计，使用vhdl设计译码器，可以下载到开发板上看结果
cymometerdesignunderFPGA
- 自己做的FPGA下的频率计模块化设计 附有完整的程序和仿真图纸
FIFO_Buffer(verilog)
- 这是一个FIFO_Buffer的verilog代码.
flahvhdl
- 一个用ＶＨＤＬ语言编写的ＦＬＡＳＨ，在ＦＰＧＡ上实现过，容量可灵活设置，视实际应用及ＦＰＧＡ资源