资源列表
oneperiod
- 将正弦波分割,数字化处理,即dds技术,为verilog做准备
fifo
- 使用Verilog语言编写,把FPGA配置成一个fifo
smj_etester
- 脉宽测试仪FPGA芯片的VHDL核心程序
uart_verilog
- 简化的串口通信,去掉了奇偶校验位,波特率为9600,测试通过,fpga型号为xinlinx vp20
ADC0809
- VerlogHDL 代码,对AD0809读取的数据显示译码,采取查找表的方式
AD9851
- 用VHDL语言编写的DDS正弦函数发生器
vhdlexample
- 详细功能:曾经学习VHDL时公司老工程师给的的经典实例,互相学习。
div3
- VHDL实现50%占空比。并且是奇数分频。
Examples_of_VHDL_Descriptions
- 详细的VHDL实用程序集合,大量的例程及讲解,实用参考设计
ocidec3
- IDE的Verilog设计,已经经过验证。
receive
- EAS 的接收程序接收来自发射板的RF信号
latch11
- 自己写的锁存器程序,用VHDL语言实现,望大家指教