资源列表
nios-uart
- 基于nios ii uart 驱动 带接收和发送缓冲区 很少的改动可以任意添加多个串口-Based on nios ii uart driving belt can transmit and receive buffer rarely changes can be more than add a serial port
Analog_AD
- 通过先将数据预存到ROM中，该代码模拟芯片AD9942的工作时序，用ROM中的数据作为输入，产生AD转化后的数据-Data through the first stored in the ROM, the simulation of the code chip AD9942 timing, the ROM data as input, generate data after AD conversion
ps2pmu
- power management unit with ps2 interface
ad_da
- Altera FPGA ad采样，da回放-Altera FPGA AD sampling, da playback
EDA
- 毕业设计时设计的一个基于FIFO的乒乓机制，作用是不用等待当前数据接收完后再处理，提高数据吞吐量。-A graduate of the design in the design of a FIFO based on the ping pong mechanism, effect is not waiting for the current data received after processing, improve the data throughput
fpGA based-system-design
- 基于FPGA系统设计 本案例利用ALTIUM设计一个数字可控的混响系统，在这个系统中将把MIPS处理器、 IIS 控制器、SPI控制器、SRAM控制嵌入到FPGA内部实现图1的功能结构。 -FPGA-based system design This case the use of the ALTIUM design a digital controlled reverberation system, MIPS processors will be in this
Eth-VERILOG
- 网卡的verilog源代码,可以参考一下-verilog code
EWB_eclock
- 用方波信号发生器发出1HZ的稳定的方波信号作为CP信号输入 ,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“23翻0”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。 本数字钟的功能列表如下： 1）基本功能：秒、分钟、小时计时、显示及校对； 2）整点报时功能：在每小时59分50秒开始500Hz频率发声提示，整点时1000Hz发声，之后声音停止； 3）定时报闹功能：可设定闹钟定点报闹，可用开
jpegencode_latest.tar
- 完整的用VERILOG语言开发的图像压缩器代码，欢迎分享。-A jpeg encode source code based on verilog
key_test
- verilog HDL编写的在quartusii环境下的24秒倒计时代码-verilog HDL the quartusii environment in the 24 seconds countdown code
csm12d_i2c
- freescale mc9s12xdt512 mcu i2c 程序，实现i2c 协议，进行通信-i2c of freescale mc9s12xdt512 mcu
2DPSK-linan
- 全数字2DPSK调制解调系统，为VHDL语言。包括512分频器，M序列发生器等。整个过程完成2DPSK的调制与解调。-The full the digital 2DPSK modem system for the VHDL language. Including the 512 divider, the M-sequence generator. The whole process is completed 2DPSK modulation and demodulation.