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CNN
- THU微纳电子系ic设计课程大作业，使用verilog实现CNN加速器，含一层卷积和池化，仿真通过。(a CNN accelerator written in VerilogHDL, including one conv layer and one pooling layer, simulation passed)
0-999随机数
- 1. 设计并实现一个随机数生成电路，每2秒随机生 成一个0~999之间的数字，并在数码管上显示 生成的随机数。 2. 为系统设置一个复位键，复位后数码管显示 “000”，2秒后再开始每2秒生成并显示随机 数，要求使用按键复位。(1. Design and implement a random number generating circuit, which generates randomly every 2 seconds Form a number between 0 and 999 an
4乘4键盘扫描控制器
- 1. 键值采用16进制编码，即16个按键分别对应显示16进制数 0~F，按键对应关系如下：最上面一行从左至右依次为0~3， 第二行从左至右依次为4~7，第三行从左至右依次为8~B，最 下面一行从左至右依次为C~F，其中b、d显示为小写，其他字 母大写； 2. 按键按下时显示当前键值并保持，直到下一按键被按下时更新 显示； 3. 只有按键被按下时蜂鸣器发出按键音，放开后蜂鸣器不发声。 4. 每个按键对应不同的按键音。(1. The key value is encoded in hexadecim
quartus4节拍脉冲发生器
- 利用d触发器实现单周期的4节拍脉冲发生器
drsstc
- 实现SKP/PDM功能的drsstc工程文件(DRSSTC project file for SKP / PDM)
POC
- 实现了计算机系统中作为I/O模块的POC。(It simulates the POC module which works as an I/O module in a computer system.)
分频器的modelsim仿真
- 这是分频器的modelsim仿真文件源代码，这是分频器的modelsim仿真文件源代码，这是分频器的modelsim仿真文件源代码
MUX21A
- MUX21A的VHDL程序，可供eda初学者使用，如有需要，请自取
FPGA RMII接口实现UDP
- Verilog实现RMII接口UDP网络传输，源代码
CY7C68013A usb测试例程
- PC通过CyConsole工具往USB EP2端点FIFO中写入512byte数据，然后EP2端点FIFO中的数据搬运到EP6端点的FIFO中，最后PC通过CyConsole工具从EP6端点的FIFO中读出512byte数据，实现USB loopback功能测试。
单周期CPU大作业-2020
- Verilog projects cpu
国产FPGA参考设计IPCORE_UART_example_M5&M7
- 国产FPGA的UART参考设计IPCORE源代码。 The IP provides two kinds of simplified interface connected to EMIF bus and AHB bus for communication with 8051 core and ARM core.The two kinds of interface are full-duplex serial communication interface. Support programmabl