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文件名称:UART

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    261.34kb
  • 已下载：
    0次
  • 提 供 者：
    郭****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用FPGA开发的串口通信的程序，代码是用verilog编写的，希望对大家有用！-Serial communication with the FPGA development process, the code is written in verilog and hope for all of us!
相关搜索： uart 串口通信 uart vhdl code

(系统自动生成,下载前可以参看下载内容)

下载文件列表

uartverilog/db/my_uart_top.(0).cnf.cdb
uartverilog/db/my_uart_top.(0).cnf.hdb
uartverilog/db/my_uart_top.(1).cnf.cdb
uartverilog/db/my_uart_top.(1).cnf.hdb
uartverilog/db/my_uart_top.(2).cnf.cdb
uartverilog/db/my_uart_top.(2).cnf.hdb
uartverilog/db/my_uart_top.(3).cnf.cdb
uartverilog/db/my_uart_top.(3).cnf.hdb
uartverilog/db/my_uart_top.analyze_file.qmsg
uartverilog/db/my_uart_top.asm.qmsg
uartverilog/db/my_uart_top.asm_labs.ddb
uartverilog/db/my_uart_top.cbx.xml
uartverilog/db/my_uart_top.cmp.cdb
uartverilog/db/my_uart_top.cmp.hdb
uartverilog/db/my_uart_top.cmp.logdb
uartverilog/db/my_uart_top.cmp.rdb
uartverilog/db/my_uart_top.cmp.tdb
uartverilog/db/my_uart_top.cmp0.ddb
uartverilog/db/my_uart_top.dbp
uartverilog/db/my_uart_top.db_info
uartverilog/db/my_uart_top.eco.cdb
uartverilog/db/my_uart_top.fit.qmsg
uartverilog/db/my_uart_top.hier_info
uartverilog/db/my_uart_top.hif
uartverilog/db/my_uart_top.map.cdb
uartverilog/db/my_uart_top.map.hdb
uartverilog/db/my_uart_top.map.logdb
uartverilog/db/my_uart_top.map.qmsg
uartverilog/db/my_uart_top.pre_map.cdb
uartverilog/db/my_uart_top.pre_map.hdb
uartverilog/db/my_uart_top.psp
uartverilog/db/my_uart_top.pss
uartverilog/db/my_uart_top.rpp.qmsg
uartverilog/db/my_uart_top.rtlv.hdb
uartverilog/db/my_uart_top.rtlv_sg.cdb
uartverilog/db/my_uart_top.rtlv_sg_swap.cdb
uartverilog/db/my_uart_top.sgate.rvd
uartverilog/db/my_uart_top.sgate_sm.rvd
uartverilog/db/my_uart_top.sgdiff.cdb
uartverilog/db/my_uart_top.sgdiff.hdb
uartverilog/db/my_uart_top.signalprobe.cdb
uartverilog/db/my_uart_top.sld_design_entry.sci
uartverilog/db/my_uart_top.sld_design_entry_dsc.sci
uartverilog/db/my_uart_top.syn_hier_info
uartverilog/db/my_uart_top.tan.qmsg
uartverilog/my_uart_rx.v
uartverilog/my_uart_top.asm.rpt
uartverilog/my_uart_top.cdf
uartverilog/my_uart_top.done
uartverilog/my_uart_top.dpf
uartverilog/my_uart_top.fit.rpt
uartverilog/my_uart_top.fit.smsg
uartverilog/my_uart_top.fit.summary
uartverilog/my_uart_top.flow.rpt
uartverilog/my_uart_top.map.rpt
uartverilog/my_uart_top.map.smsg
uartverilog/my_uart_top.map.summary
uartverilog/my_uart_top.pin
uartverilog/my_uart_top.pof
uartverilog/my_uart_top.qpf
uartverilog/my_uart_top.qsf
uartverilog/my_uart_top.qws
uartverilog/my_uart_top.tan.rpt
uartverilog/my_uart_top.tan.summary
uartverilog/my_uart_top.v
uartverilog/my_uart_tx.v
uartverilog/speed_select.v
uartverilog/db
uartverilog

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