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文件名称:VHDLFIFO

  • 所属分类：
    SCSI-ASPI
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    3.24kb
  • 已下载：
    0次
  • 提 供 者：
    陈****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用Verilog 写一个8x16 的FIFO，完成先入先出的功能，并且在FIFO读空时输出EMPTY

有效信号，读指针RP 不再移动；FIFO 写满时输出FULL 有效信号，并且即使WR 有效也

不再向存储单元中写入数据(写指针WP 不再移动)。

-NO
(系统自动生成,下载前可以参看下载内容)

下载文件列表

VHDLFIFO.doc

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