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文件名称:au

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    7.12kb
  • 已下载：
    2次
  • 提 供 者：
    Samu*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于APB总线的uart控制器，包括源码和vcs脚本-UART controller based on AMBA APB
相关搜索： apb uart amba APB verilog uart APB tb_apb_slave.v.zip

(系统自动生成,下载前可以参看下载内容)

下载文件列表

au/.restartSimSession.tcl.old
au/.vcsmx_rebuild
au/sim/nc/.vcsmx_rebuild
au/sim/vcs/vcsd
au/src/verilog/au.v
au/syn/synplify/.recordref
au/tb/au_tb.v
au/doc/design
au/doc/verification
au/sim/modelsim
au/sim/nc
au/sim/vcs
au/src/verilog
au/src/vhdl
au/syn/ise
au/syn/synopsys
au/syn/synplify
au/c
au/doc
au/sim
au/src
au/syn
au/tb
au

相关说明

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