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文件名称:clock

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.15kb
  • 已下载：
    0次
  • 提 供 者：
    杜****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

该代码用verilog语言编写，实现24小时时钟计时，时、分、秒，输入为1HZ时钟-The code using verilog language to achieve a 24-hour clock time, hours, minutes, seconds, the clock input 1HZ
(系统自动生成,下载前可以参看下载内容)

下载文件列表

clock/clock.v
clock

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