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文件名称:wishbone_m4_s8

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.79kb
  • 已下载：
    0次
  • 提 供 者：
    mis****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

wishbone 骨幹部份 RTL 源碼, 以verilog

寫成, 自創. 支源 4 master 及 8 slave-wishbone core, write by verilog, support

4 master and 8 slaver.

language: verilog.
相关搜索： wishbone wishbone verilog

(系统自动生成,下载前可以参看下载内容)

下载文件列表

wishbone_m4_s8/wb_xbar_top.v
wishbone_m4_s8/wb_xbar_arb.v
wishbone_m4_s8

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