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文件名称:SinglecycleCPU

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    26.1kb
  • 已下载：
    0次
  • 提 供 者：
    Mat***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用Verilog实现一个简单的单周期CPU，并运行Quicksort程序以验证正确性。-This file is written in Verilog to achieve a single cycle processor. It can run in Quartus2.
相关搜索： verilog single cycle single cycle processor Model a pipelined processor in Veril Verilog processor

(系统自动生成,下载前可以参看下载内容)

下载文件列表

单周期源文件/adder.v
单周期源文件/adder4.v
单周期源文件/alu16.v
单周期源文件/ALU_control.v
单周期源文件/control_new.v
单周期源文件/cpu.bdf
单周期源文件/cpu.vwf
单周期源文件/Data_mem.v
单周期源文件/Ins_mem.v
单周期源文件/ins_qs.txt
单周期源文件/Mux32_2.v
单周期源文件/Mux32_4.v
单周期源文件/Mux5.v
单周期源文件/PC.v
单周期源文件/Registers.v
单周期源文件/sign_extend.v
单周期源文件/sign_extend2.v
单周期源文件/sl2.v
单周期源文件/sll2.v
单周期源文件

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