CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程
收藏

文件名称:an501_design_example

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    253.11kb
  • 已下载：
    0次
  • 提 供 者：
    王****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

在MAX2系列CPLD上实现脉冲宽度调制(PWM),完整的设计成程序和仿真结果。-In the MAX2 series CPLD to realize pulse width modulation (PWM), a complete design and simulation results into the program.
相关搜索： VHDL PWM vhdl for max2

(系统自动生成,下载前可以参看下载内容)

下载文件列表

an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/code/pwm_main.v
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/pulse_width_modulator.cr.mti
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/pulse_width_modulator.mpf
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/pwm_main.v
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/pwm_sim.cr.mti
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/pwm_sim.mpf
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/test_pwm.v
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave.bmp
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave.do
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave2.bmp
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave2.do
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave3.bmp
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave3.do
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave4.bmp
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave4.do
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave5.bmp
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/wave5.do
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/altufm_osc0_altufm_osc_1p3/verilog.asm
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/altufm_osc0_altufm_osc_1p3/_primary.dat
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/altufm_osc0_altufm_osc_1p3/_primary.vhd
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/clkgen/verilog.asm
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/clkgen/_primary.dat
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/clkgen/_primary.vhd
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/clk_gen/verilog.asm
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/clk_gen/_primary.dat
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/clk_gen/_primary.vhd
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/dutycycle/verilog.asm
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/dutycycle/_primary.dat
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/dutycycle/_primary.vhd
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/duty_cycle/verilog.asm
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/duty_cycle/_primary.dat
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/duty_cycle/_primary.vhd
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/pwm_gen/verilog.asm
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/pwm_gen/_primary.dat
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/pwm_gen/_primary.vhd
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/pwm_main/verilog.asm
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/pwm_main/_primary.dat
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/pwm_main/_primary.vhd
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/test_pwm/verilog.asm
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/test_pwm/_primary.dat
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/test_pwm/_primary.vhd
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/modelsim/work/_info
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/quartus/db/pwm_main.(0).cnf.cdb
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/quartus/db/pwm_main.(0).cnf.hdb
an501_design_example/AN501_Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Example/quartus/db/pwm_main.(1).cnf.cdb
an501

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com