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文件名称:UART_IP_core_for_wishbone

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    39.31kb
  • 已下载：
    0次
  • 提 供 者：
    张***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于wishbone总线的UART IP core-UART IP core based on Wishbone, generated in Verilog HDL.
相关搜索： wishbone uart

(系统自动生成,下载前可以参看下载内容)

下载文件列表

基于wishbone总线的UART IP core/raminfr.v
基于wishbone总线的UART IP core/timescale.v
基于wishbone总线的UART IP core/transcript
基于wishbone总线的UART IP core/uart_defines.v
基于wishbone总线的UART IP core/uart_receiver.v
基于wishbone总线的UART IP core/uart_regs.v
基于wishbone总线的UART IP core/uart_rfifo.v
基于wishbone总线的UART IP core/uart_tfifo.v
基于wishbone总线的UART IP core/uart_top.v
基于wishbone总线的UART IP core/uart_transmitter.v
基于wishbone总线的UART IP core/uart_wb.v
基于wishbone总线的UART IP core/wb_mast.v
基于wishbone总线的UART IP core

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